`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: CBICR, Tsinghua Univ.
// Engineer: Hongyi Li
// 
// Create Date: 2024/12/23 12:23:54
// Design Name: 
// Module Name: Switch Allocate
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module SwAlloc
(
    input           clk, rst_n,
    input  [24:0]   i_adj_mat,
    output [24:0]   o_alloc_mat
);

// N: Src Channels
// M: Dst Routers
SeparableAllocator #(
    .N(5), .M(5)
) AllocU (
    .clk(clk), .rst_n(rst_n),
    .i_nm_req(i_adj_mat), // n
    .o_mn_grant(o_alloc_mat) // m
);
endmodule